Description du sujet de thèse

Un processeur est conçu pour exécuter un jeu d'instructions bien particulier. Mais de nombreuses solutions et paramètres existent pour réaliser son architecture interne : profondeur et organisation du pipeline, largeur du chemin de données, type et nombre d'unités fonctionnelles, structuration des registres, mécanismes de prédiction ou de spéculation, optimisations diverses, etc. Le choix des solutions retenues repose sur des critères de performance, coût silicium, énergie consommée et parfois robustesse aux pannes. Mais le critère de sécurité vis à vis d'attaques physiques est rarement pris en compte alors que ces dernières constituent une
menace importante pour bon nombre de systèmes embarqués dont le processeur effectue des tâches de sécurité.

La thèse portera sur l'étude des liens entre architecture interne d'un processeur et sa sensibilité à des attaques physiques par observation et/ou perturbation. Nous commencerons par étudier l'état de l'art des attaques physiques relatives aux processeurs ; des protections proposées contre ces attaques ; et des architectures de processeurs passés et actuels. Nous identifierons et sélectionnerons des solutions à utiliser/intégrer directement, puis celles à améliorer ou adapter, enfin plus tard dans la thèse, nous étudierons de nouvelles solutions. Pour chaque solution, existante ou nouvelle, nous étudierons ses aspects théoriques, nous évaluerons ses contraintes d'utilisation en logiciel, nous effectuerons des simulations de haut niveau, puis nous l'implanterons sur FPGA, nous procéderons à des validations fonctionnelles intensives (en simulation et sur carte FPGA), enfin nous procéderons à des évaluations de sécurité face à des attaques physiques.

Des processeurs RISC-V, dont le jeu d'instructions est libre, seront utilisés comme cadre applicatif de la thèse. Nous utiliserons des outils logiciels libres existants pour produire du code vers les processeurs RISC-V cibles. Nous commencerons par utiliser des cœurs existants de processeurs RISC-V pour les premières étapes
de travail. En fonction des résultats et problématiques, nous serons amenés à modifier ou étendre un cœur pour intégrer et évaluer certaines solutions.Profil recherché

Profile de candidatures rechrechées :

Cette thèse pluridisciplinaire comporte une dimension informatique (utilisation fine des architectures et automisation d'analyses) et une dimension électronique
numérique (modification d'architectures, implantation et expérimentations sur FPGA). De très bonnes connaissances sont attendues dans plusieurs des domaines suivants :
- architecture des processeurs, niveau avancé
- programmation C et assembleur, processus de compilation
- conception d'architectures FPGA en Verilog ou VHDL
- utilisation de cartes FPGA
- programmation Python pour les tâches de haut niveau (scripts d'automatisation et d'analyse)
- statistiques
- rédaction, synthèse et analyse de documents
- présentation orale et travail en collaboration

Candidatures typiques recherchées :
- Master ou diplôme d'ingénieur en électronique numérique avec de très bonnes connaissances en architecture des processeurs, conception VHDL
ou Verilog, utilisation de cartes FPGA, statistiques, programmation C et Python, bonne expérience en langage(s) assembleur. La personne recrutée
sera formée aux aspects complémentaires.
- Master ou diplôme d'ingénieur en informatique embarquée avec de très bonnes connaissances en architecture des processeurs, programmation
C et outils de compilation associés, programmation Python, système d'exploitation embarqué, statistiques, petite expérience en langage(s) as-
sembleur. La personne recrutée sera formée aux aspects complémentaires.

Le profil pluridisciplinaire de la thèse, architecture des ordinateurs, conception FPGA, informatique bas niveau, protection contre des attaques physiques est
particulièrement recherché dans de nombreuses d'entreprises.

Contexte de travail

La personne recrutée sera employée au CNRS en CDD pour 3 ans dans le laboratoire Lab-STICC UMR6285 (https://labsticc.fr/) sur le site de l'ENSTA Bretagne (https://www.ensta-bretagne.fr/) à Brest et inscrite en thèse dans l'École Doctorale SPIN (https://ed-spin.doctorat-bretagne.fr/).

La thèse se déroulera dans le cadre du projet ARSENE (https://www.pepr-cybersecurite.fr/projet/arsene/) du PEPR Cybersécurité qui regroupe les équipes françaises du domaine.

Le poste se situe dans un secteur relevant de la protection du potentiel scientifique et technique (PPST), et nécessite donc, conformément à la réglementation, que votre arrivée soit autorisée par l'autorité compétente du MESR.

Informations complémentaires

Les candidatures doivent être déposées sur le portail du CNRS (fichier au format PDF) et comporter impérativement :
- un CV détaillant les connaissances et expériences dans les thématiques du sujet ;
- une lettre de motivation indiquant votre motivation et votre intérêt pour ce poste ;
- les relevés de notes détaillés des différentes années de licence/master ou d'ingénieur ;
- les coordonnées complètes et fonctions de 2 personnes de référence (p. ex. responsable de stage ou de formation) que nous contacterons directement.

Les candidatures seront examinées au fur et à mesure jusqu'à ce que le poste soit pourvu. La date de début du contrat peut être légèrement flexible.

Pour toute question, veuillez contacter A. Tisserand : arnaud.tisserand@cnrs.fr