Description du sujet de thèse

De nos jours, la mise en œuvre de protocoles de sécurité s'appuie essentiellement sur des dispositifs intégrés sur lesquels reposent de nombreuses menaces dont les attaques par injections de fautes [1-3]. Comprendre et modéliser les phénomènes conduisant à l'induction de fautes est donc un enjeu important pour sécuriser les dispositifs intégrés [4-5].

Les mémoires embarquées volatiles et non volatiles présentent une grande susceptibilité aux attaques par injection de fautes [6-7]. Elles constituent donc un point de pénétration important dans les dispositifs de sécurité pour les attaquants. Malheureusement, les mécanismes d'induction de fautes sont mal connus et ce tout particulièrement dans le cas de menaces récentes comme l'injection de fautes par impulsions électromagnétiques (EMFI) ou par impulsion de tension dans le substrat (BBI). Ce constat est d'autant plus criant lorsque l'on considère des technologies CMOS avancées ou émergentes.
L'objectif de la thèse sera donc d'établir dans une premier temps une compréhension fine des mécanismes d'induction de fautes dans les mémoires embarquées usuelles (RAM, flash) et émergentes (MRAM). Dans un second temps, des dispositifs de protection ou durcissement devront être proposés et validés.

A partir de l'expertise acquise par l'équipe du LIRMM dans la pratique de l'injection de fautes (par Laser, EM et BBI notablement) [2] [8] et de leur modélisation dans les mémoires volatiles et non-volatiles [4-5], les dénominateurs communs et caractères spécifiques à ces différents médiums usuels d'injection de fautes seront identifiés. En outre, une veille technologique sera menée en s'appuyant sur les travaux menés dans le projet SECUREVAL qui pourraient mettre en exergue de nouvelles plateformes d'injection de fautes.
Dans un second temps, des stratégies de protection adaptées au contexte SoC (RISC-V) seront ensuite définies afin de concevoir des mémoires sécurisées contre l'injection de fautes à juste coût. Des solutions au niveau codage (codes correcteurs, redondance), de l'architecture (adressage dynamique aléatoire), par détection des perturbations, ou structurelles seront enfin proposées contre les attaques usuelles mais également les attaques en rétro-conception (extraction linéaire de code par sondage).

Références :

[1] Kim, C. H., & Quisquater, J. J. (2007). Faults, injection methods, and fault attacks. IEEE Design & Test of Computers, 24(6), 544-545.
[2] Dehbaoui, A., Dutertre, J. M., Robisson, B., Orsatelli, P., Maurine, P., & Tria, A. (2012). Injection of transient faults using electromagnetic pulses Practical results on a cryptographic system. ACR Cryptology ePrint Archive (2012).
[3] Van Woudenberg, J. G., Witteman, M. F., & Menarini, F. (2011, September). Practical optical fault injection on secure microcontrollers. In 2011 Workshop on Fault Diagnosis and Tolerance in Cryptography (pp. 91-99). IEEE.
[4] Ordas, S., Guillaume-Sage, L., & Maurine, P. (2015, September). EM injection: Fault model and locality. In 2015 Workshop on Fault Diagnosis and Tolerance in Cryptography (FDTC) (pp. 3-13). IEEE.
[5] Dumont, M., Lisart, M., & Maurine, P. (2019, August). Electromagnetic fault injection: How faults occur. In 2019 Workshop on Fault Diagnosis and Tolerance in Cryptography (FDTC) (pp. 9-16). IEEE.
[6] Cai, F., Bai, G., Liu, H., & Hu, X. (2016, June). Optical fault injection attacks for flash memory of smartcards. In 2016 6th International Conference on Electronics Information and Emergency Commu-nication (ICEIEC) (pp. 46-50). IEEE.
[7] Lacruche, M., Borrel, N., Champeix, C., Roscian, C., Sarafianos, A., Rigaud, J. B., ... & Kussener, E. (2015, July). Laser fault injection into sram cells: Picosecond versus nanosecond pulses. In 2015 IEEE 21st International On-Line Testing Symposium (IOLTS) (pp. 13-18). IEEE.
[8] Dehbaoui, A., Dutertre, J. M., Robisson, B., Orsatelli, P., Maurine, P., & Tria, A. (2012). Injection of transient faults using electromagnetic pulses Practical results on a cryptographic system. ACR Cryp-tology ePrint Archive (2012).

Contexte de travail

Les travaux se dérouleront au LIRMM (www.lirmm.fr), au sein du département Microélectronique, disposant d'une grande expertise et de savoir-faire dans le domaine des attaques par injection de fautes (EMFI, BBI) et des mémoires émergentes (MRAM). Ces travaux seront cofinancés par le projet ARSENE financé par le PEPR Cybersécurité.

Le poste se situe dans un secteur relevant de la protection du potentiel scientifique et technique (PPST), et nécessite donc, conformément à la réglementation, que votre arrivée soit autorisée par l'autorité compétente du MESR.

Contraintes et risques

Ce poste se situe dans un secteur relevant de la protection du potentiel scientifique et technique (PPST) et nécessite donc, conformément à la réglementation, que votre arrivée soit autorisée par l'autorité compétente du MESR.